在FPGA的設(shè)計中，毛刺現(xiàn)象是長期困擾電子設(shè)計工程師的設(shè)計問題之一，是影響工程師設(shè)計效率和數(shù)字系統(tǒng)設(shè)計有效性和可靠性的主要因素。由于信號在FPGA的內(nèi)部走線和通過邏輯單元時造成的延遲，在多路信號變化的

在FPGA的設(shè)計中，毛刺現(xiàn)象是長期困擾電子設(shè)計工程師的設(shè)計問題之一，是影響工程師設(shè)計效率和數(shù)字系統(tǒng)設(shè)計有效性和可靠性的主要因素。由于信號在FPGA的內(nèi)部走線和通過邏輯單元時造成的延遲，在多路信號變化的瞬間，組合邏輯的輸出常常產(chǎn)生一些小的尖峰，即毛刺信號，這是由FPGA內(nèi)部結(jié)構(gòu)特性決定的。毛刺現(xiàn)象在FPGA的設(shè)計中是不可避免的，有時任何一點毛刺就可以導(dǎo)致系統(tǒng)出錯，尤其是對尖峰脈沖或脈沖邊沿敏感的電路更是如此。

利用冗余項法

利用冗余項消除毛刺有兩種方法：代數(shù)法和卡諾圖法，兩者都是通過增加冗余項來消除險象，只是前者針對于函數(shù)表達(dá)式而后者針對于真值表。以卡諾圖為例，若兩個卡諾圓相切，其對應(yīng)的電路就可能產(chǎn)生險象。因此，修改卡諾圖，在卡諾圖的兩圓相切處增加一個圓，以增加多余項來消除邏輯冒險。但該法對于計數(shù)器型產(chǎn)生的毛刺是無法消除的。

采樣法

由于冒險多出現(xiàn)在信號發(fā)生電平跳變的時刻，即在輸出信號的建立時間內(nèi)會產(chǎn)生毛刺，而在保持時間內(nèi)不會出現(xiàn)，因此，在輸出信號的保持時間內(nèi)對其進(jìn)行采樣，就可以消除毛刺信號的影響，常用的采樣方法有兩種：一種使用一定寬度的高電平脈沖與輸出相與，從而避開了毛刺信號，取得輸出信號的電平值。這種方法必須保證采樣信號在合適的時間產(chǎn)生，并且只適用于對輸出信號時序和脈沖寬度要求不嚴(yán)的情況。另一種更常見的方法叫鎖存法，是利用D觸發(fā)器的輸入端D對毛刺信號不敏感的特點，在輸出信號的保持時間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號。由于在時鐘的上升沿時刻，輸出端QD，當(dāng)輸入的信號有毛刺時，只要不發(fā)生在時鐘的上升沿時刻，輸出就不會有毛刺。這種方法類似于將異步電路轉(zhuǎn)化為同步電路，實現(xiàn)簡單，但同樣會涉及到時序問題。

吸收法

由于產(chǎn)生的毛刺實際上是高頻窄脈沖，故增加輸出濾波，在輸出端接上小電容C就可以濾除毛刺。但輸出波形的前后沿將變壞，在對波形要求較嚴(yán)格時，應(yīng)再加整形電路，該方法不宜在中間級使用。

延遲法

因為毛刺最終是由于延遲造成的，所以可以找出產(chǎn)生延遲的支路。對于相對延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。但有時隨著負(fù)載增加，毛刺會繼續(xù)出現(xiàn)，而且，當(dāng)溫度變化，所加的電壓變化或要增加邏輯門時，所加的延遲是不同的，必須重新設(shè)計延遲線，因而這種方法也是有局限性的。而且采用延遲線的方法產(chǎn)生延遲會由于環(huán)境溫度的變化而使系統(tǒng)可靠性變差。

硬件描述語言法

這種方法是從硬件描述語言入手，找出毛刺產(chǎn)生的根本原因，改變語言設(shè)計，產(chǎn)生滿足要求的功能模塊，來代替原來的邏輯功能塊。一個3位計數(shù)器可能會在011到100和101到110發(fā)生跳變時產(chǎn)生毛刺，究其原因是因為一次有2位發(fā)生跳變，可以采用VHDL語言對計數(shù)器編寫如下，產(chǎn)生的計數(shù)模塊代替原來普通的計數(shù)器。