fpga約束的時鐘顯示頻率很低？鎖相環(huán)，只要能移動到，就不存在地精度（也就是作為輸出頻率準(zhǔn)確度）的問題，可是用FPGA內(nèi)部的鎖相環(huán)，必然抖動比較好大的問題，也就是短時期看輸出的時鐘的周期，理想應(yīng)該要是

fpga約束的時鐘顯示頻率很低？

鎖相環(huán)，只要能移動到，就不存在地精度（也就是作為輸出頻率準(zhǔn)確度）的問題，可是用FPGA內(nèi)部的鎖相環(huán)，必然抖動比較好大的問題，也就是短時期看輸出的時鐘的周期，理想應(yīng)該要是個固定設(shè)置的值，但實(shí)際中情況絕對會變化，用FPGA內(nèi)部的鎖相環(huán)輸出的時鐘，這種周期的變化會都很大，但要特別注意的是這種變化的頻率比較比較高，而且是環(huán)繞清楚的周期/頻率附近的上改變的，因此如果沒有你以較長的時間來遠(yuǎn)處觀察（比如0.1S，1S和更長的時間），看見了的是平均周期/頻率，是很準(zhǔn)確的，只不過是在以很短的時間看（.例如10us、1us或者更短），才能看到這種也很的確的變化終于是否需要能柯西-黎曼方程你的需求，又要看應(yīng)用，假如才能產(chǎn)生的時鐘僅僅用于FPGA的內(nèi)部邏輯電路，是已經(jīng)沒有問題的，假如主要用于外部的模擬電路，出口下高速DAC/ADC、射頻鏈路、高速串行通訊接口，就有可能不能不能滿足的條件要求

fir濾波器基本原理原理？

在進(jìn)入到FIR濾波器前，首先要將信號是從A/D器件通過模數(shù)轉(zhuǎn)換，把模擬信號轉(zhuǎn)化成為數(shù)字信號；替使信號處理還能夠不再一次發(fā)生不失真，信號的采樣速度前提是柯西-黎曼方程奈奎斯特定理，一般取信號頻率上限的4-5倍做為采樣頻率；就像和用速度較高的由大至進(jìn)式A/D轉(zhuǎn)換器，不論需要乘累加方法那就分布式算法設(shè)計FIR濾波器，濾波器輸出的數(shù)據(jù)是那一串序列，要使它能直觀地反應(yīng)出，還需經(jīng)過數(shù)模轉(zhuǎn)換，所以由FPGA組成的FIR濾波器的輸出須外接D/A模塊。

FPGA有著橫平豎直的內(nèi)部邏輯陣列和豐富地的連線資源，尤其適合我于數(shù)字信號處理任務(wù)，比起串行運(yùn)算為主導(dǎo)的通用DSP芯片來說，其右行性和可擴(kuò)展性更好，依靠FPGA乘累加的急速算法，這個可以電腦設(shè)計出下高速的FIR數(shù)字濾波器。

FPGA頻率計算占空比實(shí)現(xiàn)方法？

是的，除法很費(fèi)資源。如果精度要求不高的話，這個可以才用偏移。

思路這個可以采用時基法，那就是在某一特定的時間內(nèi)，記住驅(qū)動信號個數(shù)，諸如在1秒鐘記的N個，那就頻率就是Nhz。

這個不可能很難，只需捉脈沖序列的上升沿（或迅速下降沿）表就行，也可以同樣捕捉，結(jié)果求均值，這樣的精度會高點(diǎn)如果你要可以計算占空比，也不太難，不那就是Th/T么，這樣只需再計算高電平的個數(shù)就可以了。

這時你會發(fā)覺，同樣怎么抓猛升沿和迅速下降沿的方法，可以同時滿足你測頻率和占空比的需要。

有一點(diǎn)很不重要，那就是計數(shù)器不要設(shè)的太大，否則會提高你除法的資源。

也可以分檔進(jìn)行，就是每一檔對應(yīng)一個頻率的時鐘，比如說將計數(shù)寄存器范圍標(biāo)準(zhǔn)限制在100以內(nèi)，那你通過除法時將會節(jié)省時間很多資源。不顯示的時候只需決定下會顯示單位就可以啦了。