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有哪些適合大學(xué)生學(xué)習(xí)的網(wǎng)站推薦？

一.嗶哩嗶哩

年輕人的聚集地，不僅戲曲和鬼畜很酷，一些教程和直播也很酷。

第二，教程和自學(xué)網(wǎng)站

騰訊課堂:學(xué)習(xí)內(nèi)容非常豐富，包括計(jì)算機(jī)、法律、會(huì)計(jì)、美術(shù)、英語和生活的一些方面。

大規(guī)模開放在線課程網(wǎng)

學(xué)習(xí)計(jì)算機(jī)的最佳選擇，HTML，Java，python，Vue.js……...

三、職位招聘類

高校人才網(wǎng):招聘求職的好去處

對于各大專業(yè)，以及中小學(xué)，醫(yī)學(xué)，科研人才。還有一些大學(xué)招聘信息。

第四，考試，高級班

教育考試網(wǎng)

不用說，四六級，雅思，托福都離不開它。

五、千圖網(wǎng)、知心地圖網(wǎng)、花瓣網(wǎng)，這些都是一些素材網(wǎng)站，難免要設(shè)計(jì)一些圖片。

6.大學(xué)慕課

這個(gè)網(wǎng)站可以 不要分開。幾千所名校提供免費(fèi)課程，無論是預(yù)習(xí)還是復(fù)習(xí)都是不錯(cuò)的選擇。

visio怎樣畫門？

如果您需要在VISIO中繪制門，您可以從模塊工具中調(diào)用建筑模塊，并將所需類型的門拖動(dòng)到所需位置并調(diào)整其大小。

門電路符號(hào)在word中如何輸入？

在word中直接輸入門符號(hào)并不容易。如果你必須以這種輸入它們，你必須插入圖形。

在Office中做電路，要用Office Visio這個(gè)軟件，它是Office家族的一員，是制作電路圖、流程圖等等的專用軟件。它做出的圖紙可以直接轉(zhuǎn)到WORD。

微軟formula 3.0主要是做公式，沒有做電路圖的能力。

總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？

我來自西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子研究所。現(xiàn)在我是微電子學(xué)院一年級的學(xué)生。我的專業(yè)是數(shù)字集成電路設(shè)計(jì)。研究生一上學(xué)期，初步掌握了數(shù)字集成電路后端綜合設(shè)計(jì)方法。本學(xué)術(shù)素養(yǎng)課程報(bào)告主要討論后端流程的實(shí)現(xiàn)。方法、經(jīng)驗(yàn)和相關(guān)見解。

一般來說，軟件工程師和硬件工程師的需求量是10:1，也就是說，硬件工程師的需求量遠(yuǎn)遠(yuǎn)小于軟件工程師，硬件工程師分為模擬類和數(shù)字類。模擬集成電路設(shè)計(jì)主要包括ADC、DAC、PLL等。數(shù)字設(shè)備。完成的電路設(shè)計(jì)更傾向于實(shí)現(xiàn)特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

事實(shí)上，在這個(gè)階段，數(shù)字集成電路的設(shè)計(jì)方法已經(jīng)非常類似于借助EDA工具進(jìn)行軟件開發(fā)。典型的數(shù)字集成電路開發(fā)一般包括以下步驟:

1.根據(jù)需求，自上而下設(shè)計(jì)電路模塊，明確數(shù)字系統(tǒng)需要實(shí)現(xiàn)哪些功能，再細(xì)分成各個(gè)功能模塊。這時(shí)候的設(shè)計(jì)形式一般是框圖，用visio或者其他繪圖軟件實(shí)現(xiàn)。這個(gè)環(huán)節(jié)是松散的，但卻是非常重要的，因?yàn)楦鶕?jù)在設(shè)計(jì)大模塊和指標(biāo)時(shí)，一定要結(jié)合實(shí)際情況，否則后期會(huì)經(jīng)過無限的返工，甚至達(dá)不到預(yù)定的指標(biāo)。一般由德高望重、經(jīng)驗(yàn)豐富的工程師進(jìn)行整體設(shè)計(jì)。

2.定義好每個(gè)模塊之后，接下來就是實(shí)現(xiàn)每個(gè)模塊的功能。由于硬件描述語言的存在，我們可以很容易地 "寫作與寫作通過硬件描述語言的模塊實(shí)現(xiàn)方法。在這個(gè)實(shí)驗(yàn)中，我使用了Verilog HDL。絕對代碼復(fù)雜度與模塊的復(fù)雜度有關(guān)。在這個(gè)實(shí)驗(yàn)中，我使用了 "八位格雷碼計(jì)數(shù)器 "。

3.在完成了 "八位格雷碼計(jì)數(shù)器 "，有必要 "預(yù)模擬和模擬設(shè)計(jì)。所謂預(yù)仿真，主要是驗(yàn)證代碼描述是否正確，計(jì)劃的功能是否真正實(shí)現(xiàn)。一般用Modelsim軟件進(jìn)行仿真，仿真是成功的。進(jìn)入下一階段。如果不成功，需要返回修改后的代碼。

4.預(yù)仿真成功后，即可得到功能正確的Verilog設(shè)計(jì)代碼。此時(shí)可以將代碼下載到FPGA板上進(jìn)行驗(yàn)證(JTAG Quartus)，證明設(shè)計(jì)是正確的。對于一些低集成要求和非常緊迫的時(shí)間數(shù)字電路設(shè)計(jì)項(xiàng)目，可以直接用FPGA實(shí)現(xiàn)芯片功能。顯然，F(xiàn)PGA這種通用器件可以 不能滿足ASIC高集成度、低功耗、高專用性的設(shè)計(jì)要求，只能用于相對簡單粗糙的設(shè)計(jì)。

5.接下來，進(jìn)入后端流程。這時(shí)候就需要專門的服務(wù)器和昂貴的EDA工具。這也是硬件設(shè)計(jì)入門難的原因之一。如果一個(gè)沒有接觸過軟件編程的有志青年立志做軟件工程，一般一臺(tái)電腦，一本書就夠了，最多。買正版編譯器(VS，Eclipse，DW等。)，但是做硬件電路設(shè)計(jì)，一臺(tái)電腦一本書最多能畫PCB。要成為核心部分，你必須使用強(qiáng)大的服務(wù)器和昂貴的EDA工具，因?yàn)槠胀≒C可以 我負(fù)擔(dān)不起 "后端和綜合 "工作要求。而且linux下大量復(fù)雜的操作會(huì)讓人望而卻步。

6.在后端平臺(tái)準(zhǔn)備好之后，您可以將 "八位格雷碼計(jì)數(shù)器 "進(jìn)了站臺(tái)。這時(shí)候應(yīng)該馬上考慮什么組件庫和流程？因?yàn)橥粋€(gè)與非門，不同的元器件庫實(shí)現(xiàn)細(xì)節(jié)不同，MOS管的細(xì)節(jié)可能差別很大，另外還需要測試。考慮到工藝，這些工藝文件來自相關(guān)制造商(TSMC、CSMS等。)，這也是個(gè)人能夠 不要做后端——因?yàn)槟銕缀醪豢赡芤宰约旱拿x與TSMC討論工藝庫文檔。畢竟，作為一個(gè)沒有經(jīng)驗(yàn)，沒有錢和技能的初學(xué)者，你可以 不要裝滿它。有信心和一個(gè)幾萬人幾億資金的工藝廠簽約。仔細(xì)篩選后(很多情況下沒得選)，確定你要用的流程。在這個(gè)實(shí)驗(yàn)中，我使用了我的高級實(shí)驗(yàn)室改進(jìn)的組件庫和TSMC 0.18um技術(shù)，EDA工具是Ca。Dance IC 614

7.經(jīng)過一系列的配置后, "八位格雷碼計(jì)數(shù)器 "已經(jīng)變成了一個(gè)巨大的工程文件。我建議使用TCL腳本文件進(jìn)行配置。然后可以進(jìn)行RTL級合成。所謂RTL級合成其實(shí)指的是 "重寫 "Verilog代碼合成。工具(我用的是Encounter)可以識(shí)別的Verilog代碼。一般來說，這類似于翻譯 "古典文學(xué)與藝術(shù)進(jìn)入 "白話文與漢語和 "編譯與編輯在C語言中，就是把一種高級語言翻譯成匯編代碼。當(dāng)然，理論可以直接寫RT。l級代碼，但這就跟直接寫匯編語言一樣，復(fù)雜程度不言而喻。

8.RTL級合成完成后，將RTL Verilog導(dǎo)入到Encounter中進(jìn)行真正的后端合成。導(dǎo)入RTL碼后，還需要解釋標(biāo)準(zhǔn)單元庫的LEF文件，定義電源和地的線名。這個(gè)時(shí)候需要一個(gè)MMMC騙局。fig配置的過程比較復(fù)雜，主要是相關(guān)文件和設(shè)備狀態(tài)(TT、ss、FF等。).

9.完成導(dǎo)入配置，然后是芯片版圖設(shè)計(jì)，即布圖。Floorplan需要設(shè)置一些基本的參數(shù)，比如芯片的長寬(面積)，引腳留的空間，芯片利用率等等?？v橫比建議為0.2-5，復(fù)雜電路利用率為0.8。5、一般電路利用率0.90，簡單電路利用率0.95。

10.電力計(jì)算，電力線路排列的依據(jù)，主要為環(huán)形和條形。比如數(shù)字電路芯片功耗55mW，冗余增加到2倍左右。設(shè)計(jì)為100mW，電流約60mA，這是總電量。源線60u。如果每條線都是10u，那么就有六條電源線，一邊一條，中間四條。在遭遇中有一個(gè)特殊的接線配置器。接線后，可以先申請，再取消重復(fù)嘗試。

11.排列IO引腳。如果沒有提前導(dǎo)入IO，可以重新導(dǎo)入(TCL)或者自行調(diào)整。

12.前置，因?yàn)閂erilog中往往有很多模塊，每個(gè)模塊對應(yīng)一個(gè)布局模塊。布局時(shí)要注意一些布局原則。布局一般可以通過簡單的拖動(dòng)來完成。 "八位格雷碼計(jì)數(shù)器 "因?yàn)橹挥幸粋€(gè)模塊，所以你不 不需要復(fù)雜的布局。

13.布局是一個(gè)不斷修改和改進(jìn)的過程。放置是在前置后進(jìn)行，然后是后置。布局之后，需要時(shí)鐘樹綜合(CTS)。CTS的目的是使每個(gè)信號(hào)都受到約束。會(huì)及時(shí)傳輸?shù)较乱粋€(gè)順序單元，否則會(huì)影響芯片的主頻(主頻是設(shè)計(jì)前確定的指標(biāo))，然后在Post-CTS中調(diào)整不滿足時(shí)鐘約束的部分的布線。

14.布局后路由，即路由。特殊走線，需要先走線，再后置。這些步驟在某種程度上是 "點(diǎn)按鈕 "和 "參數(shù)匹配 "，但是后端合成一定要頭腦清醒，一定要知道為什么。單擊這些按鈕以及要配置的參數(shù)。

15.經(jīng)過多次迭代，配置好IO引腳后，就可以填充整張圖片，用各種金屬層覆蓋不用的區(qū)域。單人 "八位格雷碼計(jì)數(shù)器 "由于其結(jié)構(gòu)簡單而具有較大的未覆蓋面積。

16.至此，Encounter中的后端綜合已經(jīng)完成，網(wǎng)表可以導(dǎo)出為GDSII格式，為了檢查DRC和LVS，還需要 "網(wǎng)表 "轉(zhuǎn)換成示意圖格式。

17.將后端集成的GDSII文件導(dǎo)入Virtuoso。Virtuoso是一款模擬集成電路設(shè)計(jì)軟件。將GDSII文件導(dǎo)入該軟件有兩個(gè)主要目的。一種是在Virtuoso中導(dǎo)入GDSII文件。Do "后期模擬與設(shè)計(jì)來驗(yàn)證概念芯片經(jīng)過一系列的后端綜合的過程后是否能達(dá)到設(shè)計(jì)要求。此時(shí)仿真已經(jīng)考慮到了延遲、電阻、功耗等實(shí)際問題。如果仿真有問題，需要返工修改，必要時(shí)重新布線。當(dāng)...的時(shí)候“后仿真”通過后，還要對該芯片進(jìn)行DRC和LVS檢查，DRC是查看是否滿足所選工藝的要求，因?yàn)樵趯?shí)際情況下，一些理論上的值是不現(xiàn)實(shí)的，比如過細(xì)的線無法生產(chǎn)，柵極間的距離過短可能會(huì)導(dǎo)致短路，導(dǎo)線和各金屬層間電容會(huì)影響電路功能等等。LVS是比較版圖和原理圖之間的拓?fù)潢P(guān)系是否不一致。第二，方便以后設(shè)計(jì)數(shù)?；旌闲酒?yàn)槟M集成電路直接在Virtuoso中進(jìn)行。最后，兩者可以結(jié)合在一起，設(shè)計(jì)一個(gè)混合信號(hào)集成電路。

18.檢驗(yàn)后，您可以聯(lián)系工藝供應(yīng)商進(jìn)行加工，如TSMC。一般處理需要跟上企業(yè)的業(yè)務(wù)流程。大約一個(gè)月后，芯片加工完畢，然后進(jìn)入測試階段。焊接，測試，驗(yàn)證芯片指標(biāo)，提出改進(jìn)方案。

至此，一個(gè)數(shù)字集成電路從概念到實(shí)物的全過程已經(jīng)完成，每一步都值得研究和回味。從24解碼器到復(fù)雜的CPU，過程基本相同。一個(gè)學(xué)期后的學(xué)習(xí)，我基本掌握了這個(gè)流程。我以后會(huì)在這所大學(xué)更加努力行業(yè)的方向繼續(xù)前進(jìn)，培養(yǎng)核心競爭力。