fpga與ic的區(qū)別？ic設(shè)計可可分全定制，半設(shè)計定制兩種，用FPGA設(shè)計屬于什么一種半訂制IC設(shè)計。具體來說，用FPGA設(shè)計像是不需要決定門極電路以下的問題，而全定制IC設(shè)計則必須踏入到版圖。門控時

fpga與ic的區(qū)別？

ic設(shè)計可可分全定制，半設(shè)計定制兩種，用FPGA設(shè)計屬于什么一種半訂制IC設(shè)計。具體來說，用FPGA設(shè)計像是不需要決定門極電路以下的問題，而全定制IC設(shè)計則必須踏入到版圖。

門控時鐘的應(yīng)用，在fpga中不使用門控時鐘是太不推薦推薦的一件事情。asic中可是也很贊成可以使用，但是也好像沒什么大關(guān)系

輸出的buffer和門，fpga中只怕沒有這些器件，對延時的估計和門的應(yīng)用還得原先判斷了

memory，fpga和asic中的memory的應(yīng)用有著不大的不同，fpga中有的是內(nèi)置的或是是用lut拼出聲的。asic是用主要注意是廠商定義的，大小更隨意地一些(和有些fpga兩者相比)

atch的使用，fpga中基本是別用latch，asic中就看不需要和電腦設(shè)計的能力了

dsp或者其他計算模塊的全局函數(shù)。很多fpga中能提供了dsp，乘法器等等，當(dāng)然了有空間的話也可以不自己寫。asic中基本上都要自己電腦設(shè)計的。真不知道有沒有廠商提供給這些。

實現(xiàn)soc的設(shè)計，是對模擬部分的應(yīng)用，fpga上做數(shù)模混合設(shè)計僅有最多的功能。asic上就再說了。

pll等的時鐘處理，fpga上也需要提供時鐘全面處理的dcm，dll，pll等，只不過遠(yuǎn)沒有asic的強大，所以在寫code的時候?qū)r鐘就要想好他們的多少

速度的差別，一般來說同時代碼在兩個地方實現(xiàn)方法的速度是完全不同的。在具體應(yīng)用的時候要注意一點。

乘法電路原理？

主流的數(shù)字乘法器是Booth乘法器，網(wǎng)上有Booth乘法器的HDL電路具體解釋代碼，你也可以去看下它的原理。

簡單理解就是仿真的筆算中乘數(shù)和被乘數(shù)各為（0，0）、（0，1）、（1，0）、（1，1）這四種情況下運算結(jié)果不出來的中間值和規(guī)律，接著遵循乘數(shù)的位置進(jìn)行一定會次數(shù)的左變形操作，之后分類匯總乘積。

現(xiàn)代CPU目的是系統(tǒng)優(yōu)化，還會核心中LUT直接輸入表，也就是準(zhǔn)備好把8bit以內(nèi)所有乘數(shù)很有可能的情況（2^8256）計算不出來然后把存儲在CPU內(nèi)部的一個普通的ROM里面，要算出的時候然后查找指定位置上的值是多少，那結(jié)果就是多少。

這個查看表如果不是相當(dāng)大的情況下，計算8bit或是16bit以內(nèi)的乘法很有可能只要一個周期，只不過本質(zhì)上應(yīng)該是LUT查表，LUT表通常非常小所以才尋址和ftp連接速度極快，才能實現(xiàn)單周期乘法。

也有一種思路是依據(jù)什么FPGA的LogicElement規(guī)格，廠商依據(jù)什么完全不同芯片器件會制定按的“成本模型”，另外根據(jù)不同的乘數(shù)，使用差別的綜合考方案。

或者在數(shù)字電路中如果沒有要計算出n*6，F(xiàn)PGA綜合考器會據(jù)目標(biāo)器件的成本模型你選綜合成n2nn這種邏輯單元或則n2n1哪怕更多方案，再說選擇哪種方案，可能會依據(jù)什么成本模型來改變，也就是算出倒底是（左彎曲變形）十分節(jié)省時間Logic Element還是-（減法，也就是補碼加法）更加浪費LogicElement來你選綜合方案，而通常也是torque比adder的電路面積會更小，所以我后者方案應(yīng)用一些。