vivado工程如何添加網(wǎng)表文件？首先在電腦上再打開軟件，并新建一個(gè)繪圖面板。點(diǎn)擊上方菜單欄里的【插入】選項(xiàng)，在下方選項(xiàng)里可以清晰的看到【對(duì)象】選項(xiàng)。直接點(diǎn)擊【對(duì)象】選項(xiàng)，彈出對(duì)話框插入到對(duì)象窗口。在

vivado工程如何添加網(wǎng)表文件？

首先在電腦上再打開軟件，并新建一個(gè)繪圖面板。

點(diǎn)擊上方菜單欄里的【插入】選項(xiàng)，在下方選項(xiàng)里可以清晰的看到【對(duì)象】選項(xiàng)。

直接點(diǎn)擊【對(duì)象】選項(xiàng)，彈出對(duì)話框插入到對(duì)象窗口。

在直接插入對(duì)象窗口的對(duì)象類型里中,選擇excel，再點(diǎn)擊【可以確定】按鈕，即可在visio繪圖面板內(nèi)插入一個(gè)excel表格。

右鍵點(diǎn)擊插到的表格，即可先打開電腦上的表格編輯軟件，對(duì)表格進(jìn)行編輯時(shí)即可。

表格編輯完畢后，然后關(guān)閉該表格再試一下，此時(shí)繪圖面板上的表格可能會(huì)不顯示已可以編輯的表格，如果沒有對(duì)表格參與直接修改，可然后鼠標(biāo)雙擊該表格進(jìn)入到表格編輯軟件通過可以修改。

之外，也這個(gè)可以在再插入對(duì)象窗口中,選擇依據(jù)什么文件修改，從本地電腦上然后選擇已修改的文件插到到visio繪圖面板中。

從本地上電腦上選擇類型比較好的文件直接插入到到繪圖面板再試一下，表格插入成功了后，也可雙擊表格進(jìn)入文件參與編輯器。

win10 vivado找不到仿真器？

是你的虛擬內(nèi)存設(shè)置有問題了。設(shè)置方法：

1、右擊“我的電腦”，左鍵單擊“屬性”，而後單出“高級(jí)”選項(xiàng)卡。

2、在“性能”選項(xiàng)中右鍵單擊“設(shè)置”

3、在新彈出來(lái)的對(duì)話框中，單擊“初級(jí)”，在虛擬內(nèi)存項(xiàng)中單擊“改”，在“驅(qū)動(dòng)器”[卷標(biāo)]下，中,選擇您要的驅(qū)動(dòng)器4、要?jiǎng)?chuàng)建頁(yè)面文件，請(qǐng)右鍵單擊“初始大小”（MB）框”，接著輸入輸入精靈大小和大的值。一切準(zhǔn)備就緒后，請(qǐng)右鍵單擊“設(shè)定”，再左鍵單擊“可以確定”。虛擬內(nèi)存象是物理內(nèi)存（我們常說的內(nèi)存）的1.5到2倍，最好就是不要建在系統(tǒng)盤里。

基于fpga的fft的算法實(shí)現(xiàn)，利用vivado，zynq7020，怎么實(shí)現(xiàn)裸機(jī)？

Xilinx的ZYNQ7020平臺(tái)內(nèi)部以及兩部分，即PL和PS。PL為FPGA邏輯部分，PS為雙核ARM9。FPGA邏輯與ARM9之間的通信常規(guī)高性能的AXI4總線，PS為PL提供給系統(tǒng)時(shí)鐘，復(fù)位等都差不多信號(hào)。通過ARM9系統(tǒng)外圍武器掛架AXI接口的DMA來(lái)操縱FPGA邏輯部分的FFTIP核的數(shù)據(jù)輸入輸出。

下面具體一點(diǎn)介紹具體壘建步驟。

準(zhǔn)備：創(chuàng)建新工程，芯片型號(hào)為zynq7020：xc7z020clg484-2，創(chuàng)建戰(zhàn)隊(duì)好后，直接點(diǎn)擊右側(cè)IPIntegrator，創(chuàng)建戰(zhàn)隊(duì)系統(tǒng)——zynq_7020_fft_system。

然后點(diǎn)擊行啦，自動(dòng)跳轉(zhuǎn)系統(tǒng)統(tǒng)合區(qū)。

第二步：在系統(tǒng)構(gòu)建體系區(qū)，然后點(diǎn)擊AddIP，搜索zynqprocessingsystem，然后點(diǎn)擊后加到區(qū)域內(nèi)

zynq系統(tǒng)去添加構(gòu)建后如下圖所示:

第二步：電腦配置zynq系統(tǒng)，直接添加系統(tǒng)外設(shè)，內(nèi)存，配置時(shí)鐘，關(guān)閉系統(tǒng)。

配置系統(tǒng)后后，創(chuàng)建家族DDR3端口，時(shí)鐘和復(fù)位輸出，及其他IO端口。

第四步：直接點(diǎn)擊AddIP，搜索DMA，先添加到系統(tǒng)構(gòu)建區(qū)。

配置DMA的參數(shù)。

第五步：直接添加concatip，將DMA的輸入輸出中斷連接上concatip的鍵入端口，將輸出端口直接連接到zynq的掉線端口上。

再點(diǎn)擊運(yùn)行手動(dòng)直接連接布線施工。

布線直接連接后如下圖所示。

第六步：先添加兩個(gè)AXISTREAMFIFOIP核，分別連接到DMA的輸入輸出端口,而配置FIFO的存儲(chǔ)深度，及數(shù)據(jù)顯存容量。

第七步：右鍵點(diǎn)擊generateoutputsproducts，生成氣體我們構(gòu)建的系統(tǒng)。

在等待幾分鐘，生成后，系統(tǒng)中先添加了一些文件及IP

右鍵點(diǎn)擊createHDLWrapper，先添加系統(tǒng)頂層文件。

按系統(tǒng)默認(rèn)電腦提示直接點(diǎn)擊可以啦即可

頂層文件先添加成功后如下圖所示。

致此zynq的ps部分已壘建一切就緒第七步：然后點(diǎn)擊IPCatalog搜索FFTIP，鼠標(biāo)雙擊FFTIP核。

進(jìn)入到FFTIP核配置界面，本文選擇的數(shù)據(jù)類型為decimal型，運(yùn)行時(shí)鐘100Mhz，配置流水線等，然后點(diǎn)擊可以了，能生成FFTIP。

創(chuàng)建角色FFTIP頂層文件，靜態(tài)方法FFTIP，以便日后FFTIP的仿真，動(dòng)態(tài)創(chuàng)建。

頂層文件中直接添加萬(wàn)分感謝代碼。

第八步：在PS的系統(tǒng)頂層文件zynq_7020_fft_system_wrapper中，構(gòu)造器FFTIP的頂層文件FFT_Top，:所示。

第九步：創(chuàng)建角色FFTIP核的仿真文件，另對(duì)FFTIP參與模擬仿真測(cè)試。

相對(duì)于浮點(diǎn)數(shù)的FFTIP仿真測(cè)試，不需要能提供單精度浮點(diǎn)數(shù)格式（32位的二進(jìn)制數(shù)），且提供虛部和實(shí)部。blk_mem_gen_real存放實(shí)部，長(zhǎng)度為1024，blk_mem_gen_imag能保存虛部，長(zhǎng)度為1024，本文的FFTIP是之前已設(shè)置參數(shù)好的IP測(cè)試，就調(diào)用表就行。

仿真時(shí)序

FFTIP鍵入數(shù)據(jù)時(shí)序

FFTIP輸出數(shù)據(jù)時(shí)序

第十步：測(cè)試成功后，能生成idle流，不需配置管腳。

生成氣體idle流后，這個(gè)可以一欄系統(tǒng)資源利用率。

第十一步：導(dǎo)出Hardware。

正常啟動(dòng)SDK。

第十二步：修改fft_test工程，按默認(rèn)配置，再點(diǎn)擊next。

創(chuàng)建main.c。

添加DMA測(cè)試示例程序，另外提供FFTIP所需實(shí)部和虛部，且都為單精度浮點(diǎn)數(shù)。如何修改check_data函數(shù)，將收得到的數(shù)據(jù)存為文件，導(dǎo)入到matlab中參與數(shù)據(jù)比對(duì)。

當(dāng)經(jīng)過左右吧步驟基于了zynq系統(tǒng)對(duì)FPGA邏輯部分的FFTIP核的全局函數(shù)。但，還需在硬件平臺(tái)下接受驗(yàn)證。只希望題主也可以比較感興趣朋友可以不按此步驟修改密保，也靈活擴(kuò)展訓(xùn)練，掛載其他IP核。

歡迎各位伙伴們相互交流自學(xué)，你的留言探討。