8代cpu裝win10設(shè)置bios方法？首先，你需要進(jìn)入BIOS。按下電源按鈕后，按鍵盤(pán)上的D請(qǐng)問(wèn)~在BIOS下如何查看內(nèi)存雙通道和設(shè)置雙通道?謝謝？不需要在BIOS中設(shè)置，只要你的主板支持雙通道，有

8代cpu裝win10設(shè)置bios方法？

首先，你需要進(jìn)入BIOS。按下電源按鈕后，按鍵盤(pán)上的D

請(qǐng)問(wèn)~在BIOS下如何查看內(nèi)存雙通道和設(shè)置雙通道?謝謝？

不需要在BIOS中設(shè)置，只要你的主板支持雙通道，有2個(gè)內(nèi)存(同色插槽一般插4個(gè))。

根據(jù)主板，說(shuō)明書(shū)有詳細(xì)說(shuō)明，別人說(shuō)的不一定適合你！

怎么看內(nèi)存的CL設(shè)置？

CL(CAS Latency):是CAS的延遲時(shí)間，是垂直尋址脈沖的反應(yīng)時(shí)間，也是衡量某一頻率下支持不同規(guī)格的存儲(chǔ)器的重要標(biāo)志之一。內(nèi)存負(fù)責(zé)為CPU提供運(yùn)行所需的原始數(shù)據(jù)。目前CPU的運(yùn)行速度遠(yuǎn)遠(yuǎn)快于內(nèi)存的數(shù)據(jù)傳輸速度，所以在很多情況下，CPU需要等待內(nèi)存提供數(shù)據(jù)，也就是常說(shuō)的 "CPU等待時(shí)間 "。內(nèi)存?zhèn)鬏斔俣仍铰?，CPU等待時(shí)間越長(zhǎng)，對(duì)系統(tǒng)整體性能的影響越大。因此，快速內(nèi)存是有效提高CPU效率和整體性能的關(guān)鍵之一。在實(shí)際工作中，無(wú)論是什么類(lèi)型的存儲(chǔ)器，在數(shù)據(jù)傳輸之前，發(fā)送方都必須花費(fèi)一定的時(shí)間等待傳輸請(qǐng)求的響應(yīng)。一般來(lái)說(shuō)，在傳輸之前，雙方必須相互溝通，這樣會(huì)造成一定的傳輸延遲。CL設(shè)置在一定程度上反映了內(nèi)存CPU在收到讀取內(nèi)存數(shù)據(jù)的指令后開(kāi)始讀取數(shù)據(jù)的等待時(shí)間。不難看出，在CL設(shè)置較低的情況下，同頻率的內(nèi)存具有速度優(yōu)勢(shì)。以上只是給你一個(gè)CL的基本概念，但其實(shí)內(nèi)存延遲的基本因素絕對(duì)不止這些。內(nèi)存延遲有一個(gè)專(zhuān)門(mén)的術(shù)語(yǔ)叫做 "潛伏期和。為了形象地理解延遲，我們不妨將內(nèi)存視為存儲(chǔ)數(shù)據(jù)的數(shù)組或EXCEL表格。為了確定每個(gè)數(shù)據(jù)的位置，每個(gè)數(shù)據(jù)都用行列編號(hào)來(lái)標(biāo)記，行列編號(hào)確定后，數(shù)據(jù)將是唯一的。當(dāng)存儲(chǔ)器工作時(shí)，在讀取或?qū)懭胍恍?shù)據(jù)之前，存儲(chǔ)器控制芯片會(huì)先傳輸數(shù)據(jù)的列地址，這個(gè)RAS信號(hào)(行地址選通)會(huì)被激活。在轉(zhuǎn)換為行數(shù)據(jù)之前，需要幾個(gè)執(zhí)行周期，然后CAS信號(hào)(colUmn地址選通脈沖(列地址信號(hào))被激活。RAS信號(hào)和CAS信號(hào)之間的幾個(gè)執(zhí)行周期是RAS到CAS的延遲時(shí)間。CAS信號(hào)執(zhí)行后也需要幾個(gè)執(zhí)行周期。在使用標(biāo)準(zhǔn)PC133的SDRAM中，這個(gè)執(zhí)行周期大約是2到3個(gè)周期；而DDR RAM是4到5個(gè)周期。在DDR中，實(shí)際CAS延遲時(shí)間是2到2.5個(gè)執(zhí)行周期。RAS到CAS的時(shí)間取決于技術(shù)，大概是5到7個(gè)周期，這也是延遲的基本因素。CL設(shè)置越低的內(nèi)存優(yōu)勢(shì)越大，可以用總延遲時(shí)間來(lái)表示。有一個(gè)計(jì)算存儲(chǔ)器總延遲時(shí)間的公式，就是系統(tǒng)時(shí)鐘周期×CL模式數(shù)訪問(wèn)時(shí)間(tAC)。首先，讓我們 讓我們理解訪問(wèn)時(shí)間(tAC)的概念。tAC是CLK Access Time的縮寫(xiě)，指最大CAS延遲時(shí)的最大輸入時(shí)鐘數(shù)。它是以納秒為單位的，和內(nèi)存時(shí)鐘周期完全不同，雖然是以納秒為單位。存取時(shí)間(tAC)代表讀寫(xiě)的時(shí)間，時(shí)鐘頻率代表內(nèi)存的速度。例如，計(jì)算總延遲時(shí)間。例如，如果DDR333存儲(chǔ)器的訪問(wèn)時(shí)間為6ns，其存儲(chǔ)器時(shí)鐘周期為6ns(DDR存儲(chǔ)器時(shí)鐘周期 1 x2/存儲(chǔ)器頻率，DDR400存儲(chǔ)器頻率為400，則可將其時(shí)鐘周期計(jì)算為6ns)。如果我們?cè)谥靼宓腷ios中設(shè)置CL為2.5，總延遲時(shí)間為 6 ns x 2.5 6 ns 21 ns，如果CL設(shè)置為2，總延遲時(shí)間為 6 ns x 2 6 ns 18 ns，減少了3ns的時(shí)間。從總延遲時(shí)間來(lái)看，CL的值起著關(guān)鍵作用。所以對(duì)系統(tǒng)要求高，喜歡超頻的用戶(hù)通常喜歡買(mǎi)CL值低的內(nèi)存。目前，內(nèi)存顆粒制造商除了提高內(nèi)存時(shí)鐘頻率以提高DDR性能外，還考慮進(jìn)一步降低CAS延遲以提高內(nèi)存性能。但并不是說(shuō)CL值越低性能越好，因?yàn)槠渌蛩匾矔?huì)影響這個(gè)數(shù)據(jù)。例如，新一代處理器的緩存效率更高，這意味著處理器直接從內(nèi)存中讀取數(shù)據(jù)的頻率更低。再者，列數(shù)據(jù)會(huì)被更頻繁的訪問(wèn)，所以RAS-to-CAS的出現(xiàn)概率也大，讀取時(shí)間也會(huì)增加。最后，有時(shí)會(huì)同時(shí)讀取大量數(shù)據(jù)。在這種情況下，相鄰存儲(chǔ)器數(shù)據(jù)將被一次性讀取，CAS延遲時(shí)間將僅出現(xiàn)一次。在選擇購(gòu)買(mǎi)內(nèi)存時(shí)，最好選擇CL設(shè)置相同的內(nèi)存，因?yàn)椴煌俣鹊膬?nèi)存在系統(tǒng)中混用，系統(tǒng)會(huì)運(yùn)行速度較慢，也就是說(shuō)當(dāng)主機(jī)中同時(shí)插入CL2.5和CL2的內(nèi)存時(shí)，系統(tǒng)在系統(tǒng)會(huì)自動(dòng)讓兩個(gè)內(nèi)存都工作在CL2.5狀態(tài)，造成資源浪費(fèi)。