從oddr輸出的同步時鐘和數(shù)據(jù)需要約束嗎？此實現(xiàn)沒有問題。關(guān)鍵是FPGA能否正確采集并行數(shù)據(jù)，請考慮以下幾點：1。在設(shè)計PCB時，請確保8條數(shù)據(jù)線和時鐘線的處理長度相同2。做好輸入IO的時序約束，約束

從oddr輸出的同步時鐘和數(shù)據(jù)需要約束嗎？

此實現(xiàn)沒有問題。關(guān)鍵是FPGA能否正確采集并行數(shù)據(jù)，請考慮以下幾點：

1。在設(shè)計PCB時，請確保8條數(shù)據(jù)線和時鐘線的處理長度相同

2。做好輸入IO的時序約束，約束方法見官方文檔

3。最好用ad輸出的隨機時鐘來采集數(shù)據(jù)，并明確采樣邊緣

4。如果您不想使用時序限制，那么FPGA考慮使用iodelay（Xilinx的FPGA）進(jìn)行并行數(shù)據(jù)采集是非常麻煩的。需要考慮時鐘和各種數(shù)據(jù)的同步，這是并行傳輸速度不能提高的原因。因此，目前主流的數(shù)據(jù)傳輸方式是串行方式，建議考慮采用ad的串行方式。