怎樣才能使用ChipScope加入被優(yōu)化掉的信號？首先，更改優(yōu)化選項設(shè)置。一些引腳信號已添加到chipscope，但它們未顯示在列表中。原因是集成部分設(shè)置不正確。XST屬性應(yīng)該設(shè)置如下：keep hi

怎樣才能使用ChipScope加入被優(yōu)化掉的信號？

首先，更改優(yōu)化選項設(shè)置。一些引腳信號已添加到chipscope，但它們未顯示在列表中。原因是集成部分設(shè)置不正確。XST屬性應(yīng)該設(shè)置如下：keep hierarchy的Yes。第二種方法：用RTL代碼做一些聲明。對于ise12.3之后的導(dǎo)線型號和版本，XST合成可以使用（*keep=“true”*）導(dǎo)線[15:0]ad Reg，您可以在搜索信號中找到導(dǎo)線類型ad觀察到的信號。第三種方法：做一些不會優(yōu)化的冗余邏輯，這樣你想要查看的信號就不會得到優(yōu)化。如果上述兩種方法對于某些信號不可用，則通常會添加一些冗余邏輯。給要觀察的信號加上一個節(jié)拍，然后把它連接到引腳上。此時，信號將不會得到優(yōu)化。在FPGA設(shè)計中，總是有一些空閑引腳或調(diào)試引腳。冗余邏輯輸出可以連接到這些引腳。

chipscope怎么用信號的下降沿觸發(fā)？

在上述操作中會出現(xiàn)亞穩(wěn)態(tài)問題，并且上升沿信號POS是獲得的信號，下降沿信號neg是獲得的信號。原始采樣時鐘CLK無法對信號進(jìn)行采樣。正確的方法是用采樣時鐘對原始信號進(jìn)行兩次延遲（拍兩次），得到與采樣時鐘同時在時鐘域的信號delay2，然后按上述方法得到上升沿和下降沿信號。此時，所獲得的上升沿或下降沿可以由原始采樣時鐘進(jìn)行采樣。