assign verilog用法 怎樣理解Verilog中的assign？
怎樣理解Verilog中的assign？直接用法是強(qiáng)制/連續(xù)地將導(dǎo)線或Reg的值分配給另一種導(dǎo)線類(lèi)型（不能分配Reg類(lèi)型）。在物理層面上，它是用一條線連接賦值等號(hào)的左右兩側(cè)。指派某人。意思是“指派某人
怎樣理解Verilog中的assign？
直接用法是強(qiáng)制/連續(xù)地將導(dǎo)線或Reg的值分配給另一種導(dǎo)線類(lèi)型（不能分配Reg類(lèi)型）。在物理層面上，它是用一條線連接賦值等號(hào)的左右兩側(cè)。指派某人。意思是“指派某人”。分配給某人。指“指派某人”?！皩?duì)某事”