如何用verilog語言實現(xiàn)localbus總線時序？建議使用localbus中的同步邏輯，也就是說，將芯片讀使能和寫使能信號與適當?shù)臅r鐘同步到一個時鐘域。然后根據(jù)CPU手冊提供的時序，編寫邏輯代碼。

如何用verilog語言實現(xiàn)localbus總線時序？

建議使用localbus中的同步邏輯，也就是說，將芯片讀使能和寫使能信號與適當?shù)臅r鐘同步到一個時鐘域。然后根據(jù)CPU手冊提供的時序，編寫邏輯代碼。

到底LOCALBUS總線的具體協(xié)議是什么？

本地總線通常指PCI板上的CPU/DSP總線。沒有協(xié)議標準，但必須注意的是，板上CPU/DSP的讀寫時序與PCI接口芯片（如您使用的PLX 9054）的讀寫時序相匹配。如果連接不能直接匹配，在中間需要CPLD/FPGA接口轉(zhuǎn)換。

FPGA內(nèi)部想做localbus總線，能使用inout型么？

是的。輸入[16:0]I_cpu_uua，//LOCALBUSADDR:0-16in輸出[15:0]IO_uCPU_uud，//位置ALBUSADDR:0-15//輸入[15:0]IO_uCPU_uud，//位置ALBUSADDR:0-15inputIucpu cs1 n，輸入 cpu oe n，輸入 cpu we n，賦值 lbus data in=IO cpu dassignIO cpu d=R O lbus out en？羅爾斯數(shù)據(jù)：16“Hzzz

PCI和PCIe是標準總線，信號名稱和電平有明確的規(guī)格。只要符合電平規(guī)范的端點可以作為一個裝置掛在這條總線上。本地總線是指芯片的定制總線。一般來說，它是PLX的定制總線。顧名思義，就是本地總線，比如PLX9054、plx8311等等