怎樣理解Verilog中的assign？直接用法是強(qiáng)制/連續(xù)地將導(dǎo)線(xiàn)或Reg的值分配給另一種導(dǎo)線(xiàn)類(lèi)型（不能分配Reg類(lèi)型）。在物理層面上，它是用一條線(xiàn)連接賦值等號(hào)的左右兩側(cè)。Assign還可以用作別名

怎樣理解Verilog中的assign？

直接用法是強(qiáng)制/連續(xù)地將導(dǎo)線(xiàn)或Reg的值分配給另一種導(dǎo)線(xiàn)類(lèi)型（不能分配Reg類(lèi)型）。在物理層面上，它是用一條線(xiàn)連接賦值等號(hào)的左右兩側(cè)。Assign還可以用作別名來(lái)聲明變量，這意味著這兩個(gè)變量是等價(jià)的，但它們的名稱(chēng)不同

1。Reg用于always塊。如果用在時(shí)態(tài)邏輯中，就不能用組合邏輯來(lái)定義。2Always@（postedge CLK&A）通常不會(huì)這樣寫(xiě)。Always@（這里需要編寫(xiě)條件，循環(huán)執(zhí)行語(yǔ)句的條件）。例如，如果要在CLK的上升沿執(zhí)行賦值語(yǔ)句，請(qǐng)?zhí)顚?xiě)posedge CLK。如果要在一次更改時(shí)在always塊中執(zhí)行一次語(yǔ)句，則只能在方括號(hào)中寫(xiě)入。它表明執(zhí)行條件是A的變化，A不能同時(shí)是輸出和執(zhí)行語(yǔ)句條件。如果是這樣的話(huà)，您可以在always塊中編寫(xiě)它，就像（a）begin一樣。下面是end to loop語(yǔ)句。如果a為0，它將自動(dòng)跳出

1。了解模塊的基本框架。

2. 知道如何寫(xiě)分配和總是塊。

3. 沒(méi)別的了。只有這么多集成的Verilog hdl要寫(xiě)，真的。用這種磚和框架，你可以建造高樓。用veriloghdl做設(shè)計(jì)，不要追求花哨，三軸就夠了。剩下的就是花更多的時(shí)間在電路設(shè)計(jì)上。關(guān)鍵是硬件描述語(yǔ)言HDL，核心是硬件電路。也就是說(shuō)，你必須知道你想做什么樣的電路，你有什么樣的電路結(jié)構(gòu)。至少你必須在頭腦中構(gòu)建RTL水平的行為。然后用assign（組合邏輯）和always（時(shí)態(tài)邏輯）來(lái)描述你的想法?？吹揭?guī)范要求，我們?cè)趺粗烙媚姆N電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)呢？這是需要學(xué)習(xí)的。電磁學(xué)，電路分析，數(shù)字邏輯設(shè)計(jì)，微機(jī)原理，數(shù)字系統(tǒng)設(shè)計(jì)。以此類(lèi)推，循序漸進(jìn)。這些都與“如何提高Verilog代碼的編寫(xiě)水平”有關(guān)這無(wú)關(guān)緊要。離題。停下。

Verilog中的assign以及always？

生成塊中允許以下模塊：

（1）變量聲明

（）模塊

（）用戶(hù)定義原語(yǔ)，門(mén)級(jí)原語(yǔ)

（）連續(xù)賦值語(yǔ)句

（）初始始終塊

請(qǐng)大膽使用

所有始終塊都是并行的，在到達(dá)觸發(fā)器時(shí)運(yùn)行，因此是任務(wù)。在符號(hào)端，有一個(gè)序列，但所謂的序列也要視實(shí)際情況而定，所以很多序列還是用if-else或case在begin-end中求解。Verilog對(duì)計(jì)時(shí)很重要。編程后可以做一個(gè)波形，關(guān)鍵是改變和賦值，比如上升沿和下降沿。您可以使用函數(shù)模擬來(lái)觀(guān)察定時(shí)效果