vhdl rem怎么用，在哪個庫有定義？verilog比vhdl的優(yōu)勢是什么？在STD中定義的函數(shù)mod（modulo）/Rem（remin）對于兩個正輸入，結(jié)果是相同的，否則就有差異a Rem B=

vhdl rem怎么用，在哪個庫有定義？

verilog比vhdl的優(yōu)勢是什么？

在STD中定義的函數(shù)

mod（modulo）/Rem（remin）對于兩個正輸入，結(jié)果是相同的，否則就有差異

a Rem B=a-（a/B）*B--remin運(yùn)算符使用操作數(shù)a來確定結(jié)果的符號

a mod B=a-B*n--modulo運(yùn)算符使用確定結(jié)果符號的操作數(shù)

它們都是用來模擬的，不能合成

5 mod 3=2

（-5）mod 3=1][5 mod（-3）=-1

（-5）mod（-3）=-2

5 REM 3=2

（-5）REM 3=-2

5 REM（-3）=2

（-5）REM（-3）=-2

一般認(rèn)為Verilog更靈活、更高效（用更少的代碼實(shí)現(xiàn)相同的功能），并且有一些VHDL不具備的系統(tǒng)功能，如$time和$random等

VHDL語法嚴(yán)格，在解析階段可以發(fā)現(xiàn)一些錯誤抽象級別略高于Verilog，它有一些Verilog沒有的功能，比如把模塊端口定義為多維數(shù)組類型，沒有指定狀態(tài)機(jī)的具體編碼方法

兩者沒有“好”和“壞”的區(qū)別，與系統(tǒng)規(guī)模無關(guān)

我喜歡用VHDL，但是現(xiàn)在更多的Verilog用戶建議使用后者

也許幾年后Verilog將在設(shè)計(jì)和驗(yàn)證中取代它們

VHDL包被放在設(shè)計(jì)庫中。在引用包中的資源之前，首先使用“l(fā)ibrary”子句聲明包所在的設(shè)計(jì)庫：“l(fā)ibrary design library name”，然后使用“use”子句聲明要引用的包：“use design library name”。包名稱。全部”。

這樣，包中的資源可以在VHDL描述中引用，例如類型、常量、組件聲明、過程、函數(shù)、屬性等。

例如，要引用“STD”uulogic“類型，您需要以下句子：

library IEEE

useIEEE.std邏輯u1164.ALL