fpga約束的時(shí)鐘顯示頻率很低？鎖相環(huán)，只要能鎖定住，就不存在地精度（也就是輸出低頻率準(zhǔn)確度）的問(wèn)題，但是用FPGA內(nèi)部的鎖相環(huán)，存在抖動(dòng)都很大的問(wèn)題，也就是短時(shí)期看輸出的時(shí)鐘的周期，理想應(yīng)該要是個(gè)固

fpga約束的時(shí)鐘顯示頻率很低？

鎖相環(huán)，只要能鎖定住，就不存在地精度（也就是輸出低頻率準(zhǔn)確度）的問(wèn)題，但是用FPGA內(nèi)部的鎖相環(huán)，存在抖動(dòng)都很大的問(wèn)題，也就是短時(shí)期看輸出的時(shí)鐘的周期，理想應(yīng)該要是個(gè)固定設(shè)置的值，但實(shí)際中情況那肯定會(huì)變化，用FPGA內(nèi)部的鎖相環(huán)輸出的時(shí)鐘，這種周期的變化會(huì)比較好大，但要注意一點(diǎn)的是這種變化的頻率比較好高，而且是在虛空中準(zhǔn)的周期/頻率附近的上變動(dòng)的，所以如果沒(méi)有你以較長(zhǎng)的時(shí)間來(lái)仔細(xì)觀察（諸如0.1S，1S包括更長(zhǎng)的時(shí)間），看見(jiàn)的是你算算周期/頻率，是很準(zhǔn)的，僅僅在以很短的時(shí)間看（比如說(shuō)10us、1us或是更短），才能看見(jiàn)了這種也很很明顯的變化最終是否能行最簡(jiǎn)形矩陣你的需求，的要看應(yīng)用形式，假如才能產(chǎn)生的時(shí)鐘僅僅作用于FPGA的內(nèi)部邏輯電路，是幾乎沒(méi)有問(wèn)題的，如果主要是用于外部的模擬電路，高速DAC/ADC、射頻鏈路、西下高速串行通訊接口，就有可能又不能不滿(mǎn)足要求

FPGA如果沒(méi)有外部復(fù)位，如何產(chǎn)生復(fù)位信號(hào)，用來(lái)復(fù)位狀態(tài)機(jī)，或者復(fù)位寄存器初值？

FPGA設(shè)計(jì)一般會(huì)用到PLL，因?yàn)橥獠烤д裣袷穷l率不高，另外PLL就像的FPGA都有吧的！

PLL鎖相環(huán)倍頻時(shí)鐘后，當(dāng)PLL輸出低信號(hào)很穩(wěn)定的時(shí)候，LOCKED信號(hào)會(huì)被拉高，也是可以設(shè)置里多少個(gè)時(shí)鐘后LOCKED被拉搞，這個(gè)LOCKED上電為低，明白PLL移動(dòng)到相位后，也就是時(shí)鐘穩(wěn)定后拉高，好象另外上電復(fù)位操作！

lpml是什么？

lpml指的是參數(shù)化模塊庫(kù)(LibrarytheParameterized Modules),是Altera公司FPGA/CPLD設(shè)計(jì)軟件QuartusII自帶的一些宏功能模塊，如：鎖相環(huán)（PLLs）,LVDS,數(shù)字信號(hào)處理(DSP)模塊等。這些功能是對(duì)Altera器件的優(yōu)化，設(shè)計(jì)者在用這些模塊時(shí)，不耗用器件的邏輯資源（Logic Cell）。在混凝土彈塑性研究中基于組件哈爾-卡門(mén)原則建立的幾乎全部塑性模型。

PLL（鎖相環(huán)）工作原理是﹖？

PLL全稱(chēng)Phase Locked Loop，意思是“相位”的鎖定住。

這就那就證明，實(shí)際鎖相環(huán)能夠得到的信號(hào)，頻率不是重點(diǎn)。

那么，我們大多數(shù)不需要我得到什么樣的信號(hào)呢？

舉一個(gè)FPGA中的PLL的例子，常見(jiàn)有一個(gè)clk輸入，很有可能會(huì)有:輸出：

clk_土爆，跟clk同一，主要用于feedback

clk_2x，2倍的clk信號(hào)

clk_90，跟clk差90度的時(shí)鐘

clk_180，跟clk差180度的時(shí)鐘

clk_270，跟clk差270度的時(shí)鐘

clk_div，pclk乘以N再乘以M能得到的時(shí)鐘，N、M為正整數(shù)（又是有肯定會(huì)范圍的）。

那樣，我們就明白了了，用PLL是替生產(chǎn)的產(chǎn)品一系列跟輸入輸入時(shí)鐘有一定會(huì)關(guān)聯(lián)的時(shí)鐘，有所不同的輸出供給系統(tǒng)不同的模塊，但每個(gè)模塊的時(shí)鐘我們大都是可以能夠預(yù)見(jiàn)的。