VIVADO的XDC怎么實(shí)現(xiàn)LOC約束？延遲。其中，只有那些從FPGA引腳進(jìn)入和/或輸出而不經(jīng)過(guò)任何時(shí)序元件的純組合邏輯路徑可以使用set max delay/set min delay約束，其余的I

VIVADO的XDC怎么實(shí)現(xiàn)LOC約束？

延遲。其中，只有那些從FPGA引腳進(jìn)入和/或輸出而不經(jīng)過(guò)任何時(shí)序元件的純組合邏輯路徑可以使用set max delay/set min delay約束，其余的I/O時(shí)序路徑必須是set input delay/set output delay。如果FPGA I/O沒(méi)有限制，vivado將默認(rèn)時(shí)間要求是無(wú)限的。不僅在綜合和實(shí)現(xiàn)中不考慮I/O時(shí)序，而且在時(shí)序分析中也不報(bào)告這些無(wú)約束路徑。本文的以下部分將重點(diǎn)介紹

Tools> create and package IP以打開(kāi)IP創(chuàng)建和打包向?qū)?。進(jìn)入第一個(gè)界面，如圖2所示。單擊〖下一步〗按鈕，進(jìn)入操作類(lèi)型選擇界面